Jump to content
Talus Vortex是创建先进工艺图形IC的工程师们、功率管理占据极重要地位的复杂集成系统及设计所选择的物理设计环境，通过提供参考流程和一款基于微捷码统一数据模型的灵活集成化基础设施，可大大改善设计师工作效率。采用Talus Vortex，设计师能够很好应对新技术并以可预测方式达成设计收敛。
当今设计师面临着诸多问题，极需一款可产生构建即成功（correct by construction）IC的集成化解决方案。从一开始，微捷码就已向人们提供了一款能够解决这些问题的单一可执行性统一数据模型的IC设计解决方案。布局期间并发优化是这款解决方案提供的首项突破。全新的Talus并发优化布线引擎(COre)技术提供了布线期间优化，实现了更快的设计收敛和更好的时序性能。不同于其它方案，Talus Vortex提供了最适合28纳米设计以及创建大型芯心的设计师使用的设计速度和效率；同时，它还是平板电脑、智能手机及网络等目标应用程序以及内嵌元器件等客户设计的理想选择，因为这些设计不仅提出了更大型更复杂芯片的要求，而且还要求这些芯片必须是低功耗设计。
Talus Vortex实现系统为高性能、高复杂性、低功耗纳米设计提供了一个完全集成化netlist-to-GDSII流程，包括优化、布局、布线、有用偏斜面时钟表生成、平面布局和功率规划、增量RC提取以及一款单一的增量时序分析引擎。它基于微捷码的统一数据模型而创建且部署有一款基于芯片有效纳米长度的延时模型，从而为容量、运行时间和性能设置了新的标准。通过结合使用Talus Power Pro的全面低功耗设计功能，Talus Vortex无需牺牲时序和面积即可大大降低功耗。
Talus Vortex可在最大型最复杂半导体设计上提供最快时序收敛。Talus Vortex 1.1引入了全新的Talus COre技术，该技术通过利用微捷码的统一数据模型可在布线期间同时执行时序优化；此项技术的使用使得Talus Vortex 1.1可提供具有更好性能和可预测性的更快整体设计收敛，从而不仅可大大增强设计师在更多设计中获得最佳结果的能力，同时还可最大程度减少对用户干预的需要。不同于现有布线系统是在布局布线前后依次执行优化且只关注可制造性设计（DFM）、设计规则检查（DRC）等以版图为导向的布线因素，Talus可在布线过程间同时关注时序和以版图驱动的所有指标。
为满足当今复杂片上系统（SoC）的需要，Talus Vortex的netlist-to-GDSII流程应用了完全多模多角（MMMC）技术。所有设计操作模式和角点是在流程开始即已确定好的。这款实现系统通过跨各种模式和角点组合的并发分析和优化来产生最佳结果；通过采用多模多角加速器(MMMC Accelerator)实现对所增加的运行时间和内存消耗量的管理，从而最终不仅可产生更好设计，而且还通过采用签核MMMC减少了费用昂贵的迭代工作。
除了在大型设计上提供最快运行周期的能力以外，Talus 1.1还引入了带有即开即用设计流程模板的Talus Flow Manager。工程师们能够轻松针对特定应用调整参考流程。同时，Talus Flow Manager还引入一款全新的可视化分析环境——Talus Visual Volcano，能够通过统一界面集成并呈现所有设计和分析数据。
Talus COre技术COre 技术是Talus Vortex 1.1产品改善功能的核心。在先进工艺图形下，复杂的布线电阻效应、提高的通孔电阻与串扰会造成已布局门极电路与最终布线时序间巨大差异。依次处理优化和
布线工作所带来的可能是具有不可预测结果的次优解决方案。传统解决方案必须花时间在布线后进行设计优化以获得必要的精度并提高运行时间。Talus COre可在布线期间增量应用全范围的时序优化；从拓扑结构产生到层分配、轨道分配以及DRC清理等布线算法的方方面面均具有时序和串扰意识，这使得设计的融合速度更快，同时也杜绝了布线后时序意外事件的发生；通过与Talus基于SDF的优化功能结合使用，它无需手工工程变更单（ECO）即可实现时序收敛。Talus COre可在优化设计的同时考虑到所有模式和角点并建立和保持限制违规。
具有一款集成化物理设计流程、Talus COre技术和早期时钟树综合（CTS），Talus 1.1可提供即开即用的最佳结果。
Talus COre技术的引入使得Talus 1.1可在先进工艺节点设计问题上提供即开即用的最佳结果质量。通过它完成的生产设计较竞争解决方案提供了5倍的运行时间改善。在具有200万至400万门、400 MHz至800 MHz频率的40纳米设计上进行的客户测试中，Talus 1.1较竞争解决方案少了10%的通孔，产生了75%的时序改善。
Talus COre技术被完全集成进Talus Vortex的下一代布局器中，通过改善速度和规则，从而提供快速的DRC-clean布线；同时它还能执行最高层（层次化）布线和标准单元布线。一款嵌入式基于多边形的DRC引擎提供了干净的布线以及对先进交互式布线的即时反馈。Talus Vortex完全支持主流芯片供应商和代工厂的45纳米和28纳米设计规则，包括复杂布线规则、通用运行长度规则、叠加通孔规则以及密集线端规则。Talus Vortex会自动解决复杂天线规则以及其他工艺特定的制造需求，如：通孔最小面积规则、金属开槽和时序驱动金属填充。这款运行于单一数据模型上的集成化引擎实现了快速精确的时序驱动线路布局、接地金属和浮动金属的金属填充以及自带的冗余通孔插入。
Talus Flow Manager和Talus Visual Volcano Talus Flow Manager提供了一个可调的、交付最佳结果的即开即用RTL-to- GDSII设计流程。设计师能够轻松定制参考流程，设计出完全符合自身需要的流程，同时还可针对各种各样项目或应用开发特定流程。附加的参考流程包括多电压设计（MVdd）、多模多角（MMMC）设计以及低功耗高性能设计实现模板。通过使用这些预审合格流程，对于小型设计团队以及大型异地团队来说，易用性和采用成本均可得到显著改善。
Talus Flow Manager使得设计师能够定制参考流程。
Talus Flow Manager包括了全新Talus Visual Volcano，一项旨在帮助设计师更快做出更好决策的新技术。Talus Visual Volcano分析环境提供了一种一体化信息显示方式，使得工程师能够快速追踪许多设计参数，包括运行时间、时序、功耗和面积；通过简化对报告场景与活动场景的控制并同时显示所有场景的结果，从而使得MMMC设计管理更为轻松。此外，通过将这种数据整合进HTML图表中，Talus Visual Volcano可去除对枯燥乏味的日志文件和文本报告分析的需要，最终帮助设计师节省时间并改善效率。芯片设计师、芯片集成商以及设计经理现在能以一种通用格式进行交流，代表工作团队制定出更好决策。
Talus Visual Volcano去除了对枯燥乏味的日志文件和文本报告分析的需要。
早期时钟树综合 缺乏一款可实现时序收敛并最大程度降低功耗的可预测性顺畅流程是当前IC设计所面临的一个最大难题。Talus Vortex 1.1集时钟树创建与物理布局和综合功能于一身，不仅去除了时钟树综合后设计重新优化所需的费用昂贵迭代工作，而且通过实现并发布局、时钟门克隆及数据路径优化还提供了最佳解决方案。
当今先进低功耗设计上，复杂时钟树就要求采用这类方案。在移动和无线设计上，早期时钟树综合通过更有效地优化启用了时钟门的复杂路径，能帮助最多将设计的最高频率提高25%。
鲁棒性MMMC时钟树综合 Talus Vortex通过完全集成进MMMC时钟树综合，确保了时钟可达成时序和物理目标，若是再结合与Talus Power Pro选项还可实现功率优化；通过利用最佳时钟门布局、克隆和反克隆等各种先进技术，实现了更好负载分布；通过利用精密的时钟算法，不仅最大程度提高了时钟偏斜，而且还在工艺变异与环境差异情况下达成了时序要求并保持了设计鲁棒性；同时，它还拥有独特的时钟树可视化界面，用户轻松即可浏览、分析时钟树并实现时钟树可视化。
Talus Vortex独特的时钟查看工具使得用户能轻松地浏览、分析时钟树并实现时钟树可视化。
通过多线程和多模多角加速器，实现业界最高容量 Talus Vortex提供了业界最高容量，使得用户能够创建更大型功能块，由于无需设计分成多个小功能块从而节省了资源和时间。依据设计复杂性，功能块尺寸从具有100万到350万个实例不等，它们均可通过Talus Vortex 1.1很好地实现。
这种容量是通过微捷码的集成化平台和Talus Vortex单一可执行性功能实现的。传统解决方案要求实现流程各个不同步骤间广泛文件传送及转换，往往导致更为漫长的设计周期。
这款完全布局布线流程还应用了多线程技术，能够针对多种模式和角点进行设计分析和优化。Talus Vortex的多模多角加速器（MMMC Accelerator）可为当今复杂设计提供业界领先的运行时间和内存管理；其使用模式十分简单：在流程一开始时就向Talus Vortex提供设计中所有模式/角点组合，然后开始运行。多模多角加速器能够贯穿整个设计流程、智能有效地管理所有场景，确保了在最短运行时间内获得最佳结果质量。
嵌入式低功耗设计和优化 Talus Vortex通过将Talus Power Pro作为一个选项，提供了一个集成化功率优化流程，不仅较常规独立实现工具实现了最高达20%的功耗降低，同时还提供了高的性能。这个选项能实现电压岛支持、自动MTCMOS开关插入及动态电压频率缩放(DVFS)等各种先进的低功耗设计。Talus Vortex是唯一同时支持统一功率格式(UPF)和通用功率格式(CPF)的商用平台；其功率优化功能提供了较常规综合更低的动态功耗；其MMMC低功耗时钟树综合最大程度降低了时钟树网络的动/静态功耗；在这个平台中，只有最佳单元尺寸才会被用于驱动已知负载，避免了不必要的单元功耗；同时，其通过最佳尺寸调整来平衡单元输入斜率的方式还降低了电源开启关闭总功耗。附加功率优化功能还包括基于多阈值电压（multi-Vt）库的优化、有DFT意识的自动时钟门控、标准单元库内集成化时钟门控单元的使用、对同步启用寄存器的检测以及层次化时钟门控逻辑的插等，它们均可最大程度降低功耗并改善可测性。这种自动化方法无需牺牲性能即可显著缩短设计收敛时间。
先进节点设计 Talus Vortex平台是为先进节点设计的很好选择，这已经过了28纳米设计投片的验证：CCS时序模型全流程支持为28纳米设计提供了所需的精度；下一代布线功能和Talus COre技术提供了出色的容量和结果质量；多模多角加速器使得设计师无需牺牲设计实现过程中所用模式和角点数量即可增加设计尺寸。通过结合使用Talus qDRC，Talus Vortex还可调用Quartz™ DRC引擎来实现达成45纳米和28纳米等先进工艺节点良率目标所需的时序驱动的、签核质量基于图案的填充。
可预测性改善了生产率 采用Talus Design和Talus Vortex的自动化流程，设计的实现不再是设计流程中瓶颈问题。系统级设计师可依据面积、性能、功耗、可布线性、可测性、可制造性及良率等物理指标快速评估其它系统架构的影响。工程团队可轻松对任何未及时达到的规格、RTL、网表及约束变更进行调整，它们不会对工程团队的进度或工作效率造成任何影响。
强大的GUI可加速设计调试和探索 通过使用强大的Talus Vortex可视化工具，设计师能够按平面布局需要来浏览逻辑层次结构并指导分区决策。如飞线、时钟域分布等以连接性驱动的可视化技术均提供了宝贵架构和约束改善信息；嵌入式时序可视化工具内基于余量的关键路径时序直方图使得设计师能够通过对RTL（结合Talus Design）、电路图、平面布局及版图的直接交叉探测，快速定位时序问题所在。这类分析很容易便能够发现虚假路径、多周期路径等漏过的约束或异常情况。详细功耗报告和地图在设计流程早期即可提供功耗和功率分布信息，节省了后台封装成本与设计重新开发（re-spin）成本。
交叉探测可加快质量改善速度
技术特点：
易用性
时序收敛和核心技术
大型设计
先进节点
低功耗
先进布局优化功能
先进时钟树功能
先进布线功能
串扰噪音分析
串扰延时分析
输入
输出
平台