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用Talus Visual Volcano解决设计直观性的挑战芯片设计的世界是冷酷的。你不得不以更少的资源和时间去设计更大更复杂的芯片。如果你能越快地确认问题所在或者能找出最佳的方法，就越能尽快地达到设计目标。Talus Vortex 1.1 加入了新的Talus Visual Volcano，这个视觉化的分析环境把所有设计和分析数据整合并且呈现在一起，使得你可以更好更快地做出设计决策。在这个网络研讨中，你将会学到如何加速设计排错和在团队成员中提高沟通能力。
Titan: 加速模拟设计RTL综合和标准单元库的出现使得数字芯片设计有了一个巨大的生产力的提升。另一方面，模拟电路设计却仍在晶体管级阶段，每个器件的电路和版图都需要手工设计。Titan带来了一套全新的工具从而可以使全定制电路和版图设计的生产效率提升到一个新的境界。在这个10分钟的网络技术讲座中，你将会看到Titan，这个快速和具有仿真精度的模拟电路和设计工具是如何利用基于模型的方法把设计师的经验知识最大化地运用到电路设计中去，使性能，功耗和可制造性得以优化。
使用Talus Vortex加速多模多角时序收敛在高级工艺节点（90/65/45）中，物理设计师必须在更多的工作模式和工艺，电压，温度（PVT）角的情况下进行设计。使用传统工具时，达到时序收敛需要多重迭代和费时的手工工作，结果导致非常长的设计周期。 加入这个网络研讨会来学习Talus Vortex低功耗多角时钟树综合，多模多角并发物理实现，和它方便快捷的第三方签核集成。你还将看到Magma业界首个内存驻留数据模型是如何提供低功耗高性能多模多角设计的最快速交付的。
ARM 公司和微捷码公司： 管理低功耗设计—库和设计流程手持式消费类设备的发展逐步推动了对功能更多、性能更高、封装尺寸更小以及功耗更低的集成电路的需求。至少要充分理解物理实现的三个方面，以满足优化功率的需求—库/工艺过程、架构和工具/设计流程。在本次网络研讨会（webinar）上，我们通过与ARM®低功耗架构（ low-power architecture）、 ARM标准单元库（standard-cell libraries）和功率管理套件，以及通过包含微捷码低功耗技术的现有ARM 和 Magma参考流程的联合演示来探讨这三个因素。马上观看网络研讨会，学习怎样利用ARM 和 Magma的低功耗工具和方法来帮助贵公司达成设计目标。
Fastrack — 微捷码案例学习：通过微捷码流程实现大型的、复杂的65纳米ASICs在这次网络研讨会（webinar）， Fastrack 设计描述了利用微捷码流程的高性能、65纳米ASIC设计的实现。讨论了综合（Synthesis）、虚拟原型建模（virtual prototyping）、优化以及可制造性设计（DFM），以及生成一致的、可预测的结果，同时满足所有设计目标的技术。最后，重点讨论了65纳米设计的实施和工具面临的挑战。
FineSim SPICE 和FineSim Pro：利用SPICE级的电路仿真来预测任意规模设计的性能 在先进的工艺过程节点，器件的性能往往非常难以预测—这就是微捷码提供电路仿真器FineSim系列的原因，它们是FineSim SPICE 和 FineSim Pro。这些SPICE级的仿真器能够在设计周期的早期，准确而快速地预测任意规模设计的电路功能，因而使得设计师能够进行必要的调整，以确保硅片的成功。观看网络研讨会，并学习如何利用FineSim Pro 和FineSim SPICE帮助贵公司达成设计目标。
Virage Logic—微捷码：通过完善的物理知识产权（IP）和设计流程来管理功率Virage Logic—微捷码的低功耗参考流程利用了微捷码的 Blast Power 来实施一系列的功耗优化技术，包括支持多电源电压域（multiple supply-voltage domains）、并行的多VT（concurrent multi-VT）优化、MTCMOS功率门控、时钟门控以及多模式分析和优化的设计。微捷码的Blast Rail NX 已被整合到这一参考方法中，以提供静态的、动态的和瞬态的功率及电压降分析。观看网络研讨会，并学习如何利用Virage Logic 和微捷码公司提供的低功耗工具和方法帮助贵公司达成设计目标。
Rajeev Madhavan 与 John Cooley 就Titan 和其它产品的对话在这次访问中， Rajeev 宣布了他的新杀手锏“Titan”，同时讨论了Pcells、Ciranova、PDKs、Analog Artist、Talus、 Mojave、QuickCap、Quartz-TLX、OA、MatLab、工艺迁移（process migration）、Sagantec公司、 “AnalogWare” 、Cosmos、Pulsic公司、代工厂（fabs）、65 纳米、45 纳米、 Synopsys-微捷码的诉讼、Jay Vleeschhouwer、政府官员（bean counters）、Cadence公司，以及 Mentor 公司的Calibre等话题。
利用微捷码的流程来设计eASIC 结构化的ASICs在这次网络研讨会上，我们将讨论微捷码公司的Blast Create™ 和 Blast Fusion® 如何面向eASIC革命性的Nextreme结构化ASICs （Nextreme structured ASICs），提供完全整合的RTL-to-GDSII流程。你将看到怎样利用微捷码的流程实现包括32位处理器的单芯片自定义嵌入式系统，诸如ARM926EJ 和 OpenCores OpenRISC1200。我们将涵盖时钟生成、内存布局安排、I/O分配、综合前设计规则校验、综合、平面布局、优化、布线以及验证。最后，你将了解到来自各种衍生市场的客户如何利用微捷码的设计流程和eASIC 的Nextreme结构化的专用集成电路来削减制造成本，加速面市时间。
利用 ARM11 MPCore 和 Talus IC 实施流程管理功率和性能嵌入式的多处理子系统正在逐步替代单一处理器，以满足最新的手持式消费设备的性能需求。这些多核系统已经被证明能够比单一处理器实现更好的MIPS/MHz、MIPS/mW 和 MIPS/mm2，同时提供更有效的功率管理，而无需高成本的IC工艺技术或者热清除技术。在本次网络研讨会上，我们将演示如何利用微捷码公司的Talus® 实施流程实现ARM11 MPCore ，更好地管理系统功率，并改善性能。你将看到利用微捷码Talus IC实施平台中整合的、自动的低功耗设计功能，如何在功率完全受控的条件下实施ARM11 MPCore 设计，包括动态的（通过多电压导优化）和泄漏的（具有功率门控）。
利用逻辑映射改善良率—从代工厂的角度LogicMap™是良率管理软件YieldManager™中的一个选项，是业界首个可商业应用的软件解决方案，实现了逻辑器件中在线缺陷与失效网络的关联。此次网络研讨会概述了如何利用LogicMap和强度图（Intensity Map）软件找到逻辑器件中导致缺陷的根本原因。我们将演示如何利用LogicMap数据架构的实施，数据输入/输出的自动化，以及积极的应用程序执行来实现在线缺陷的成功相关，并确定缺陷位置等级从而获得快速的投资回报。
Talus qDRC：利用贯穿整个流程的signoff验证消除意外突发事件不断紧缩的工艺尺寸以及持续增加的设计规则复杂度都需要在设计流程的早期执行物理验证。Talus qDRC确保了每位使用Talus的工程师能够获得Quartz DRCsignoff的精度和速度。在网络研讨会上，你将看到必要的一次性配置，包括一小部分便捷的自定义选项。我们重点演示了浏览设计规则违背的便捷方法，以及如何利用增量模式，只检查设计需要改变的层和部分。
TSMC/Magma：利用微捷码的软件和台积电的工艺技术满足DFM 在本次研讨会上，你将学习到如何利用微捷码公司的软件和台积电（TSMC）的工艺技术来满足65纳米和45纳米技术节点的可制造性设计（DFM）问题，强调了DFM缺陷的处理，诸如化学机械研磨（CMP）、光刻工艺过程检查以及关键区域分析（critical-area analysis）。我们将探讨新的电气规则检查的影响，这一点对65纳米和45纳米的设计变得越来越重要。最后，我们演示了完整的符合台积电参考流程（TSMC Reference Flows）要求的微捷码流程。